Sistema y método escalable de aceleración por hardware para almacenar y recuperar información

La presente invención se refiere a un método y un sistema de aceleración por hardware para almacenar y recuperar información, que implementa un algoritmo de aprendizaje cortical a través de una red de conmutación de paquetes. El sistema comprende: un módulo codificador para proveer una entrada SDR y enviar paquetes multidifusión a ciertos módulos columnados conectados entre sí mediante la red de conmutación de paquetes; donde los módulos columnados comprenden a su vez: un encaminador, una pluralidad de módulos de memoria configurados para almacenar las entradas recibidas desde el encaminador y almacenar información de contexto; y un módulo de cálculo que calcula el solapamiento de las entradas, selecciona los módulos de memoria con mayor solapamiento, determina un contexto temporal para los módulos de memoria seleccionados y envía una predicción de salida del sistema a un módulo clasificador, el cual selecciona una salida del sistema entre un grupo de salidas preestablecidas, en función de dicha predicción.Solicitud: 201500841 (20.11.2015)Nº Pub. de Solicitud: ES2558952A1 (09.02.2016)Nº de Patente: ES2558952B2 (30.06.2016

Fast, Accurate Processor Evaluation Through Heterogeneous, Sample-Based Benchmarking

Performance evaluation is a key task in computing and communication systems. Benchmarking is one of the most common techniques for evaluation purposes, where the performance of a set of representative applications is used to infer system responsiveness in a general usage scenario. Unfortunately, most benchmarking suites are limited to a reduced number of applications, and in some cases, rigid execution configurations. This makes it hard to extrapolate performance metrics for a general-purpose architecture, supposed to have a multi-year lifecycle, running dissimilar applications concurrently. The main culprit of this situation is that current benchmark-derived metrics lack generality, statistical soundness and fail to represent general-purpose environments. Previous attempts to overcome these limitations through random app mixes significantly increase computational cost (workload population shoots up), making the evaluation process barely affordable. To circumvent this problem, in this article we present a more elaborate performance evaluation methodology named BenchCast. Our proposal provides more representative performance metrics, but with a drastic reduction of computational cost, limiting app execution to a small and representative fraction marked through code annotation. Thanks to this labeling and making use of synchronization techniques, we generate heterogeneous workloads where every app runs simultaneously inside its Region Of Interest, making a few execution seconds highly representative of full application execution

Encaminador de mensajes para redes de interconexión de sistemas multiprocesador.

Encaminador de mensajes para redes de interconexión de sistemas multiprocesador caracterizado por estar especialmente adaptado para el intercambio de información de forma adaptativa e independiente de la topología entre los elementos de proceso integrados en un solo chip. El encaminador resuelve importantes problemas técnicos que se presentan en la interconexión de un número elevado de procesadores en un único chip cuando actualmente únicamente se dispone de encaminadores especialmente diseñados para la interconexión de dispositivos localizados en chips separados. El encaminador se caracteriza por los siguientes elementos básicos: - Dos anillos concéntricos, cada uno esta formado por un grupo de buffers de doble puerto. - Un conjunto de etapas de entrada y de salida en número igual al grado del encaminador, a través de las cuales entran o salen los paquetes provenientes de los encaminadores vecinos. - Una etapa de inyección y consumo para su comunicación con el elemento de proceso asociado.Solicitud: 200701403 (10.05.2007)Nº Pub. de Solicitud: 2324577A1 (10.08.2009)Nº de Patente: 2324577B2 (01.02.2010

Mecanismo de encaminamiento tolerante a fallos altamente escalable.

Mecanismo de encaminamiento tolerante a fallos altamente escalable denominado S-Immunet, que se caracteriza por ser un mecanismo eficiente para tolerar fallos en redes de interconexión de computadores paralelos y distribuidos. El mecanismo está basado, por un lado, en un método de reencaminar los mensajes cuando se produce un fallo en la red y por otro lado, en una estructura hardware específica del aparato encaminador de mensajes. Las principales diferencias con los mecanismos previos de tolerancia a fallos son que la invención puede ser aplicada a redes muy grandes (miles de nodos) de tipo k-ary n-cube; no produce una sobrecarga de la red en ausencia de fallo; reconfiguración automática y transparente a la aplicación; reparados los componentes se recupera el rendimiento de la red antes del fallo y el nuevo mecanismo además es capaz de tolerar cualquier número de fallos de enlace y cualquier combinación espacial y temporal de fallos.Solicitud: 200500530 (01.03.2005)Nº Pub. de Solicitud: ES2237346A1 (16.07.2005)Nº de Patente: ES2237346B2 (16.07.2006

Memory hierarchy characterization of NoSQL applications through full-system simulation

In this work, we conduct a detailed memory characterization of a representative set of modern data-management software (Cassandra, MongoDB, OrientDB and Redis) running an illustrative NoSQL benchmark suite (YCSB). These applications are widely popular NoSQL databases with different data models and features such as in-memory storage. We compare how these data-serving applications behave with respect to other well-known benchmarks, such as SPEC CPU2006, PARSEC and NAS Parallel Benchmark. The methodology employed for evaluation relies on state-of-the-art full-system simulation tools, such as gem5. This allows us to explore configurations unattainable using performance monitoring units in actual hardware, being able to characterize memory properties. The results obtained suggest that NoSQL application behavior is not dissimilar to conventional workloads. Therefore, some of the optimizations present in state-of-the-art hardware might have a direct benefit. Nevertheless, there are some common aspects that are distinctive of conventional benchmarks that might be sufficiently relevant to be considered in architectural design. Strikingly, we also found that most database engines, independently of aspects such as workload or database size, exhibit highly uniform behavior. Finally, we show that different data-base engines make highly distinctive demands on the memory hierarchy, some being more stringent than others.This work was supported in part by the Spanish Government (Secretarıa de Estado de Investigacion, Desarrollo e Innovacion) under Grants TIN2015-66979-R and TIN2016-80512-R

Impacto del subsistema de comunicación en el rendimiento de los computadores paralelos: desde el hardware hasta las aplicaciones

A pesar del explosivo crecimiento de la capacidad computacional de los ordenadores convencionales, alimentada fundamentalmente por la rápida evolución experimentada por los procesadores, existen multitud de problemas de notable importancia que aún no pueden ser abordados de forma satisfactoria. La solución más factible para abordar este tipo de problemas se basa en la utilización de computadores paralelos. Esta tesis se centra en el estudio de la red de interconexión de los computadores paralelos, aportando soluciones eficaces para mejorar su rendimiento. Se proponen mejoras de los elementos críticos de la red: los encaminadores y la propia topología. Las nuevas propuestas derivadas del trabajo son: · Un eficaz mecanismo de encaminamiento con un menor coste. Esta idea fue empleada por IBM en el supercomputador IBM BlueGene/L. · Se ha mejorado la gestión interna de los encaminadores con un coste acotado. · Se presentan arquitecturas de almacenamiento para los encaminadores con una relación coste-rendimiento favorable. · Se propone una nueva disposición de la red de interconexión que permite mejorar sus propiedades topológicas de forma notable frente a las empleadas usualmente

Encaminador de paquetes para sistemas multiprocesador.

The invention relates to a packet router for the interconnecting networks of a multiprocessor system. The router comprises 2-B basic building blocks arranged in a ring around a local node, wherein B is a natural number greater than 1. The router is configured such that each packet that enters the router flows through a loop that passes through the basic building blocks until it reaches an output port that directs same to its destination. Each basic building block comprises a packet reception stage, a packet ejection stage and a FIFO buffer, in which the FIFO buffer has two input ports and two output ports. One of the input ports is connected to an output of the packet reception stage, while the other input port is connected to an output port of a FIFO buffer of a front-end basic building block. Moreover, one of the output ports is connected to an input of the packet ejection stage, while the other output port is connected to an input port of a FIFO buffer of a back-end basic building block. The FIFO buffer is configured such that: either a packet leaves the router via the port connected to the packet ejection stage, or a packet leaves the FIFO buffer via the port connected to the aforementioned back-end basic building block so that it can continue through the loop.Un encaminador de paquetes para redes de interconexión de un sistema multiprocesador que comprende 2 B bloques constructivos básicos dispuestos en anillo en torno a un nodo local, donde B es un número natural mayor que 1. El encaminador está configurado para que cada paquete que entra al encaminador circule a través de un lazo que atraviesa dichos bloques constructivos básicos hasta que encuentre un puerto de salida que lo acerque a su destino. Cada bloque constructivo básico comprende una etapa de recepción de paquetes, una etapa de expulsión de paquetes y un búfer FIFO, donde dicho búfer FIFO tiene dos puertos de entrada y dos puertos de salida, donde uno de los puertos de entrada está conectado a una salida de dicha etapa de recepción de paquetes, y el otro puerto de entrada está conectado a un puerto de salida de un búfer FIFO de un bloque constructivo básico anterior, y donde uno de los puertos de salida, está conectado a una entrada de dicha etapa de expulsión de paquetes, y el otro puerto de salida está conectado a un puerto de entrada de un búfer FIFO de un bloque constructivo básico posterior, estando dicho búfer FIFO configurado para que o bien un paquete abandone el encaminador a través del puerto conectado a dicha etapa de expulsión de paquetes, o bien un paquete abandone el búfer FIFO a través del puerto conectado a dicho bloque constructivo básico posterior para que siga circulando a través de dicho lazo.Solicitud: PCT/ES2011/000343 (28.11.2011)Nº de Patente: WO2012/080530A1 (21.06.2012)Reivindicaciones modificadas: WO2012/080530A4 (09.08.2012

Sistema y método de mantenimiento de coherencia caché en arquitecturas multiprocesador y multinúcleo

Sistema y método de mantenimiento de coherencia caché en arquitecturas multiprocesador y multinúcleo. Se describe un sistema y un método que permiten mantener la coherencia caché en arquitecturas multiprocesador y multinúcleo mediante gestión de una serie de metadatos asociados a cada bloque de datos, de forma jerarquizada a nivel de núcleo, chip y sistema; denominados tokens. Para llevar a cabo el objeto de la invención, se implementa, asociado al último nivel de cache compartido en cada chip (LLC) una estructura D/F-LLC compuesta por un directorio y un filtro que contienen información sobre los bloques que están en la caches privadas de ese chip. Asimismo, asociado a cada controlador de memoria de cada chip, se implementa una estructura similar D/F-MEM con información sobre los bloques que están siendo utilizados por los diferentes chips.Solicitud: 201731343 (21.11.2017)Nº Pub. de Solicitud: ES2713579A1 (22.05.2019